在Hot Chips 2026活动期间，人工智能芯片领域迎来重要进展。Cerebras公司披露了其最新技术路线图，宣布将在未来的CS-6系统中首次采用晶圆级3D堆叠设计，这一创新被视为突破现有物理限制的关键举措。
此前，该公司于8月18日发布了新一代芯片WSE-3 Turbo及基于该芯片的CS-4系统。相较于前代CS-3，新系统实现了显著性能提升：词元容量扩大10倍，运算速度提高2倍，达到750 PFLOPS（稀疏FP16）的算力水平，同时内存带宽增至129.6PB/s。这些参数表明，该系统在处理大规模人工智能模型时具备更强的数据吞吐能力。
随着芯片制造工艺逼近物理极限，Cerebras的晶圆级引擎（WSE）已触及二维平面扩展的实用边界。行业分析指出，单纯依靠扩大晶圆面积来提升性能的方式，正面临散热、良率等多重挑战。为此，该公司选择通过垂直维度突破限制，在CS-6系统中引入3D堆叠技术。
新系统的核心创新在于采用3D堆叠DRAM架构。通过超高带宽的垂直互连通道，DRAM层被直接集成在逻辑/SRAM晶圆上方。这种设计使模型权重和状态数据能够更靠近计算核心，在保持晶圆级低延迟数据流优势的同时，有效解决了单纯依赖SRAM扩容的瓶颈问题。
据技术团队介绍，CS-6的设计目标是在不破坏数据局部性的前提下，显著提升单个系统可承载的模型规模。这意味着运行超大规模人工智能模型时，所需系统数量将大幅减少，从而降低整体部署成本和能耗。首席执行官Andrew Feldman特别强调，垂直堆叠技术使系统内部组件密度达到前所未有的水平，整机占地面积将缩减至现有方案的5到10分之一。
在计算密度优化方面，减少SRAM占用面积释放出更多空间用于布置核心算力单元。这种空间重构使得单位物理面积内的计算逻辑密度显著提升，为持续提升系统性能奠定基础。公司透露，这种架构设计特别适用于训练参数量超过万亿级的大型语言模型。
关于产品迭代节奏，Cerebras明确表示：CS-4系统已于2026年第三季度开始批量供货，CS-5系统计划于2027年推出，而采用3D堆叠技术的CS-6系统则位于更后续的研发路线中。这种渐进式创新策略，既保证了现有产品的市场竞争力，又为下一代技术突破预留了充足的研发周期。
