在上海举办的一场行业盛会上，华为半导体业务部总裁何庭波发表了题为《半导体新路径探索与实践》的主旨演讲，正式提出“韬（τ）定律”。这是中国在全球半导体领域首次提出指导产业发展的新原则。基于这一理论，华为在过去六年成功设计并量产了381款芯片，并计划在今年秋季发布采用逻辑折叠技术的全新麒麟手机芯片，大幅提升性能。
随后，华为发布了一篇署名为何庭波的论文，详细阐述了这一新定律及其应用。论文指出，传统的摩尔定律已难以适应现代半导体技术的发展需求，纯粹依靠缩小晶体管尺寸带来的收益逐渐减少，而尖端芯片的设计成本却不断攀升。为此，华为提出了以时间常数τ为核心的缩放原则，旨在通过系统性地降低各层级的特征时间常数，实现性能的全面提升。
论文介绍了τ缩放原则的具体内容。该原则将时间常数τ作为衡量技术进步的主要指标，涵盖从晶体管开关到数据中心工作负载的十二个数量级。通过优化每一层的τ值，包括晶体管、电路、芯片和系统，可以实现端到端的协同优化。论文还展示了两个量产案例：在移动SoC领域，逻辑折叠技术使晶体管密度提升55%，能效提升41%；在人工智能系统方面，协同设计堆栈预计到2035年将硬件集成度提高100倍以上。
几何缩放时代面临诸多挑战。自20世纪60年代中期以来，半导体行业一直以缩小晶体管尺寸为主要发展方向。然而，随着技术进入7纳米节点之后，几何缩放带来的收益逐渐减少，光刻工具接近物理极限，设计成本大幅上升。这些问题迫使行业重新思考发展方向，不再单纯追求晶体管尺寸的缩小，而是寻找新的优化目标。
时间常数τ成为新的优化焦点。论文指出，摩尔定律的本质是通过缩短时间来提升性能，而非单纯改变几何形状。因此，将时间本身作为主要衡量标准更为合理。通过在每一层级定义并降低特征时间常数τ，可以实现系统性性能提升。几何缩放成为降低τ的技术之一，而非唯一手段。这一新原则被称为τ标度律，被视为几何摩尔标度律的继任者。
逻辑折叠技术是τ缩放原则在移动SoC领域的首次大规模应用。该技术通过将数字、模拟和存储电路划分到垂直堆叠的有源层中，缩短信号路径，降低寄生电阻和电容，从而提升性能和能效。在麒麟2026芯片上，逻辑折叠技术使晶体管密度从155 MTr/mm²提升至238 MTr/mm²，性能核心能效提升41%，最大时钟频率提升近13%。
在人工智能数据中心领域，τ扩展原则同样得到应用。通过统一总线架构、近封装光学引擎Hi-ONE和3D折叠技术，人工智能系统的性能得到显著提升。统一总线架构将端到端远程访问延迟从几十微秒降至约100纳秒，系统τ降低约500倍。Hi-ONE光学引擎提供高带宽光互连，解决电控SerDes的性能瓶颈。3D折叠技术则通过将边缘资源转移到表面，解决2.5D扩展的扇出困境，实现计算能力与内存带宽的同步扩展。
逻辑与内存的融合成为新的发展趋势。传统上，处理器和内存通过标准化总线解耦，使两个行业能够独立发展。然而，人工智能时代对数据传输的需求激增，推动逻辑和内存走向紧密集成。HBM、混合键合和3D堆叠SRAM等技术体现了这一趋势。τ扩展原则通过揭示分离的跨层成本，促使行业重新思考逻辑与内存的关系，寻找经济可行的融合方案。
尽管τ扩展原则为半导体行业发展提供了新的方向，但仍面临诸多挑战。工具链和方法论需要更新，以支持全尺寸逻辑折叠设计。晶圆间工艺偏差、垂直互连开销和能耗问题也需要解决。论文呼吁行业各方共同合作，开发τ原生工具链，建立新的性能基准测试，推动τ扩展原则的广泛应用。通过系统性地降低各层级的特征时间常数，半导体行业有望迎来新的发展机遇。
