华为半导体业务总裁何庭波近日在中国科学院科技论文预发布平台ChinaXiv上发表署名论文，以量产芯片实测数据直面行业对3D堆叠技术的质疑。这篇题为《华为的韬芯片会熔化吗？》的论文，通过搭载“逻辑折叠”技术的麒麟2026芯片，首次以真实出货数据证明三维堆叠不仅不会导致过热，反而能在晶体管密度大幅提升的同时显著降低功耗，为后摩尔时代芯片性能突破开辟了新路径。
传统观点认为，芯片堆叠层数增加会导致发热源集中，单位体积功率密度飙升，散热问题难以解决。何庭波团队从能耗构成的底层逻辑出发，指出动态功耗中信号在金属互连中的传输能耗占比远超计算本身。逻辑折叠技术通过将平面电路布局折叠为上下两层，利用混合键合建立高密度垂直互连，将长距离水平连线缩短为短垂直连线，使信号传输距离减少20%-70%，时钟缓冲器数量从4.36万个降至1.9万个，从源头削减了发热量。
实测数据显示，在29 TOPS的AI推理性能下，麒麟2026的NPU时钟频率下降63%，供电电压从0.85V降至0.55V，功耗降低66%，功耗密度下降73%。全速运行时，NPU性能提升至70 TOPS，较前代提升141%。GPU在61帧/秒性能下，电压降低约200mV，功耗下降58%。DSP模块虽因芯片面积缩小40%导致功耗密度上升24%，但何庭波透露麒麟2027已通过优化设计使DSP功耗下降47%，功耗密度低于平面设计基准。
CPU性能核心的改进相对有限。在相同性能下，频率仅下降9%，功耗降低41%。何庭波解释，CPU工作负载的串行特征限制了并行计算单元的利用效率，因此电压降幅带来的收益不如NPU和GPU显著。她坦言，CPU部分需要更复杂的设计、EDA工具支持和长期验证，未来三到五年仍需大量探索。
论文还披露了三维互连技术的清晰路线图：麒麟2026采用1.5微米键合间距和5000万个垂直互连，基于成熟的40纳米工艺；下一代麒麟2027将缩至1微米键合间距，互连数量超1亿个；三年内计划对齐720纳米顶层金属布线间距，远期目标指向480纳米。快思慢想研究院院长田丰指出，互连精度已成为性能竞争的新战场，为混合键合设备、精密对准和高纯度键合材料等环节创造了独立于光刻机进度的确定性需求，相关产业链将迎来长期成长机会。
田丰同时强调，韬定律要真正改写产业规则，需补齐三块短板：一是EDA工具需整合热仿真、电压仿真和版图布局，形成多物理场协同的成熟流程；二是操作系统调度需将高频大核任务拆分为低功耗小核并行处理；三是标准接口、信任机制和资本纪律等产业配套需同步完善。何庭波在论文结尾提醒，韬定律是时间缩放定律而非能量缩放定律，若将节省的时间全部用于提升频率，芯片可能更耗电。混合键合间距收窄、晶圆翘曲控制、纳米级对准精度和EDA工具适配等问题，仍需未来三到五年持续攻关。
